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三維集成是通過在垂直方向上將多個獨(dú)立的芯片或功能層堆疊在一起的器件系統(tǒng)，能夠?qū)崿F(xiàn)邏輯、存儲和傳感等功能的垂直集成和協(xié)同工作，是后摩爾時代的重要技術(shù)路線。目前商用的三維集成主要是通過封裝技術(shù)將多芯片或者多芯粒垂直堆疊和互聯(lián)。單芯片三維集成則是直接在同一芯片內(nèi)部垂直集成多個器件層。通過將每一器件層直接制備在另一器件層之上，能夠進(jìn)一步提高芯片的互聯(lián)密度和性能。然而，硅基單芯片三維集成面臨著嚴(yán)重的熱預(yù)算問題，其上層的硅溝道制備工藝會導(dǎo)致下層硅器件摻雜擴(kuò)散和性能退化，限制了三維集成的發(fā)展。

針對這一挑戰(zhàn)，湖南大學(xué)校物理與微電子科學(xué)學(xué)院劉淵教授團(tuán)隊(duì)報(bào)道了一種低溫的范德華單芯片三維集成工藝。在該工藝中，源/漏/柵電極、層內(nèi)互連金屬、高κ柵介電質(zhì)、低κ層間介電層和層間垂直通孔等電路功能層首先預(yù)制備在犧牲晶圓上，之后在120 °C的低溫下范德華集成到半導(dǎo)體晶圓上。通過逐層集成范德華預(yù)制備電路層和半導(dǎo)體層，團(tuán)隊(duì)實(shí)現(xiàn)了10層的全范德華單芯片三維系統(tǒng)。同時，團(tuán)隊(duì)發(fā)現(xiàn)范德華集成工藝不會對底部的硫化鉬晶體管電學(xué)性能產(chǎn)生影響，能夠保證晶體管的本征性能。進(jìn)一步集成不同功能的電路層，團(tuán)隊(duì)實(shí)現(xiàn)了邏輯、傳感和存儲互聯(lián)的三維異質(zhì)集成和協(xié)同工作。該研究為單芯片三維集成系統(tǒng)提供了一條低能量路徑。

5月22日，該研究成果以“Monolithic three-dimensional tier-by-tier integration via van der Waals lamination”為題在線發(fā)表在《自然》雜志上，湖南大學(xué)為獨(dú)立完成單位，作者分別來自物電院、化工院、半導(dǎo)體學(xué)院。物電院陸冬林博士為第一作者，物電院劉淵教授為通訊作者。該工作得到了來自國家自然科學(xué)基金、國家重點(diǎn)研發(fā)計(jì)劃等項(xiàng)目的資助。

論文鏈接：https://www.nature.com/articles/s41586-024-07406-z